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李兆麟

作品数：57 被引量：119H指数：6
供职机构：清华大学更多>>
发文基金：国家自然科学基金国家高技术研究发展计划中国博士后科学基金更多>>
相关领域：自动化与计算机技术电子电信交通运输工程机械工程更多>>

合作作者

文献类型

  • 30篇专利
  • 23篇期刊文章
  • 2篇会议论文
  • 1篇学位论文
  • 1篇科技成果

领域

  • 17篇自动化与计算...
  • 9篇电子电信
  • 2篇交通运输工程
  • 1篇机械工程
  • 1篇文化科学

主题

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  • 7篇网络
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  • 4篇硬件
  • 4篇硬件开销
  • 4篇网络结构
  • 4篇微处理器
  • 4篇尾数
  • 4篇协处理
  • 4篇协处理器
  • 4篇加法器

机构

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  • 1篇中国科学院
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  • 1篇微电子有限公...
  • 1篇北京国家新能...

作者

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传媒

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年份

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  • 2篇2003
  • 2篇2001
  • 3篇2000
共 57 条 记 录，以下是 1-10
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排序方式：
基于V93000的SOC中非复用ADC和DAC的IP核性能测试方案
在SOC芯片设计中，由于芯片测试引脚数目的限制以及基于芯片性能的考虑，通常有一些端口不能进行测试复用的IP核将不可避免地被集成在SOC芯片当中。对于非测试复用IP核，由于其端口不能被直接连接到ATE设备的测试通道上，由此...
裴颂伟李兆麟李圣龙魏少军
关键词：片上系统数模转换器
基于地址-事件表达的神经网络目标检测装置
本发明公开了一种基于地址‑事件表达的神经网络目标检测装置，该装置包括：区域提取框架用于基于地址‑事件表达进行区域提取，以得到敏感区域内的图像；识别结构框架用于根据敏感区域内的图像通过事件指向性卷积神经网络进行分类识别，以...
李兆麟王明羽
两种新型低时钟摆幅TSPC触发器被引量：2
2008年
为了降低时钟系统的功耗，提出了2种适合于低功耗应用的基于真单相时钟（TSPC）锁存器的低时钟摆幅触发器：一种是低时钟摆幅边沿触发TSPC触发器（LCSETTFF），另一种是低时钟摆幅脉冲触发TSPC触发器（LCSPTTFF）以及它的几种改进形式。这2种触发器都具有结构简单、功耗低并能降低时钟网络功耗的优点。利用0．18μm CMOS工艺在HSPICE中的仿真表明，与传统的触发器相比，LCSETTFF可以使功耗降低42％，而提出的几种形式的LCSPTTFF可以使功耗和功耗延时积分别降低45％～60％和11％～27％；此外，LCSETTFF和LCSPTTFF的时钟网络功耗可分别降低约56％和78％。实验还表明该文所提出的触发器在嵌入逻辑以提高电路总体性能方面有明显的优势。
胡应波李兆麟周润德
关键词：大规模集成电路触发器低功耗
通过单扫描链的构造实现最小测试应用时间被引量：1
1999年
在交迭测试体系［１，２］ 的基础上提出了一种利用二选一开关辅助扫描寄存器的排序、能够实现最小测试应用时间的单扫描链的构造方法，给出了单扫描链的构造规则．此外还分析了由于二选一开关的引入带来的硬件开销问题，提出了一个能够减少硬件开销的算法．
李兆麟叶以正毛志刚
关键词：集成电路
一种中断控制器电路结构
本发明提出了一种中断控制器电路结构，包括：事件标志寄存器，用于保存事件标志信号；事件屏蔽寄存器，用于保存事件屏蔽信号；事件组合单元，用于保存组合事件标志信号；通道映射寄存器，用于保存每个通道对应的中断号；中断映射单元，用...
李兆麟魏炽频郑庆伟叶剑飞陈佳佳李圣龙王芳
一种指令分配和预处理指令译码的装置
本发明提出一种指令分配和预处理指令译码的装置，包括：指令分配模块，用于生成指令分配使能信号和下一个周期的指令分配信号；指令判断及选择模块，用于根据来自指令分配模块的指令分配使能信号，生成各个功能单元的指令选择信号，选择并...
李兆麟郑庆伟陈佳佳叶剑飞魏炽频李圣龙王芳
内建自测试中多输入特征寄存器的硬件开销的减少被引量：3
2001年
在内建自测试中 ,针对随机向量测试 ,本文提出了一种通过输出信号分组压缩来减少多输入特征寄存器 MISR的硬件开销的方法。该方法是在分析输出信号之间相关性的基础上 ,根据给定的 MISR阶数构造具有最小相关度的输出信号集合组 ,以此来减少输出信号分组压缩时的故障覆盖率损失。
李兆麟叶以正毛志刚
关键词：内建自测试门电路硬件开销
卷积神经网络和脉冲神经网络的融合结构及方法
本发明公开了一种卷积神经网络和脉冲神经网络的融合结构及方法，其中，结构包括：卷积神经网络结构、脉冲转换与编码结构和脉冲神经网络结构，其中，卷积神经网络结构包括输入层、卷积层和池化层；脉冲转换与编码结构包括脉冲转换神经元和...
李兆麟王明羽周武
多端口寄存器堆电路
本发明提出一种多端口寄存器堆电路，包括写地址译码器电路和读地址译码器电路，分别与写地址译码器电路和读地址译码器电路相连的第一存储器阵列和第二存储器阵列，以及与第一存储器阵列相连的互为反相的第一输入数据缓冲电路和第三输入数...
李兆麟李圣龙魏炽频叶剑飞郑庆伟陈佳佳王芳
一种可配置多精度定点乘加装置
本发明提出一种可配置多精度定点乘加装置包括第一级流水线、第二级流水线、第三级流水线和第四级流水线。第一级流水线包括操作数分配器、第一至四booth乘法器；第二级流水线包括部分积分配器、可配置压缩阵列和第一可配置加法器；第...
李兆麟魏炽频叶剑飞郑庆伟陈佳佳李圣龙王芳
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