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潘杰

作品数：4 被引量：4H指数：1
供职机构：中国科学院计算技术研究所更多>>
发文基金：国家高技术研究发展计划国家自然科学基金更多>>
相关领域：自动化与计算机技术电子电信更多>>

合作作者

文献类型

  • 2篇期刊文章
  • 1篇学位论文
  • 1篇科技成果

领域

  • 3篇自动化与计算...
  • 2篇电子电信

主题

  • 1篇调度
  • 1篇动态调度
  • 1篇延时
  • 1篇移位寄存器
  • 1篇时分复用
  • 1篇片上总线
  • 1篇嵌入式
  • 1篇嵌入式处理器
  • 1篇子系统
  • 1篇总线
  • 1篇系统集成
  • 1篇线性反馈移位...
  • 1篇芯片
  • 1篇芯片设计
  • 1篇内存
  • 1篇内存控制器
  • 1篇静态优先级
  • 1篇缓存
  • 1篇缓存区
  • 1篇反馈移位寄存...

机构

  • 4篇中国科学院

作者

  • 4篇潘杰
  • 3篇张志敏
  • 1篇孟海波
  • 1篇傅亮
  • 1篇常晓涛
  • 1篇程晓东
  • 1篇梅张雄
  • 1篇金鸿玲
  • 1篇胡丹

传媒

  • 1篇计算机工程
  • 1篇微电子学与计...

年份

  • 2篇2006
  • 1篇2005
  • 1篇2004
共 4 条 记 录，以下是 1-4
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排序方式：
中科SoC共享主存子系统性能的优化
2006年
围绕降低中科SoC主设备访问共享内存子系统延迟的目标,从总线模型的角度分析了访存延迟的构成,通过在接口电路中设置操作队列以及在底层采用基于Open-Page的内存控制器等措施,降低了访存平均拒绝率,减少了访存的延迟;对主存子系统建立了M/M/1/N排队模型,用集成测试环境MMSITE分别对优化前后的子系统进行了测试。结果表明,访存延时、单位时间内读写数据总量以及单位时间内完成读写次数等主要性能指标都有较好的改善。
程晓东潘杰张志敏
关键词：SOC
Lottery Bus的设计与实现被引量：4
2005年
为了提高SoC内部总线的性能,优化总线架构。文章提出了一种新颖的LotteryBus总线机制。通过将其与静态优先级及时分复用总线进行比较,介绍了它的特点及其仲裁机制。并且设计和实现了一个4-Masters的Lot-teryBus用于龙芯SoC内部高速总线的改进,功能仿真和FPGA验证证明这一总线机制的可行性和正确性。
潘杰胡丹张志敏
关键词：静态优先级时分复用线性反馈移位寄存器
高速32位嵌入式CPU开发
张志敏金鸿玲梅张雄傅亮常晓涛孟海波潘杰
中科SOC在863项目“高速32位嵌入式CPU开发”的基础上研究L*BUS（由ASB、OEB和DCR三总线组成）总线仲裁和互连机制，将龙芯1号CPU IP核化，并开发接口IP核（SDRAM接口、PCI总线接口、Local...
关键词：
关键词：IP核嵌入式处理器系统集成
聚芯SoC高性能访存技术研究
随着半导体工艺技术的不断进步，芯片的设计规模越来越大，特别是进入深亚微米以后，集成电路完全可以将一个完整的电子系统在单块芯片上实现，于是便出现了片上系统(System on Chip)。SoC技术已经成为当今超大规模集成...
潘杰
关键词：片上总线缓存区动态调度芯片设计SOC技术
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